Semiconductor Self Study

3.1.1 소자 제조

반도체 소자의 제조는 대부분의 반도체 제조 회사에서 Si(실리콘) 웨이퍼를 구매하는 것으로 시작됩니다. 대형 반도체 공장은 하나의 Si 웨이퍼를 40,000개 이상 처리할 수 있는 능력을 가지고 있습니다.

간단하게 말하면 반도체 소자 제조 공정은 다음과 같습니다:

1. SiO2 형성: 먼저 Si 웨이퍼에 이산화규소(SiO2)를 형성합니다.
2. 산화물의 선택적 제거: 형성된 산화물 중에서 필요한 부분만 선택적으로 제거합니다.
3. 도펀트 주입: 웨이퍼 표면에 도펀트(불순물)를 주입합니다.
4. 도펀트 확산: 도펀트를 웨이퍼 내로 확산시킵니다.

이러한 단계들과 다른 제조 단계들을 조합하여 반도체 소자와 회로를 만들어냅니다. 웨이퍼 기판 위에 층층이 회로를 만드는 이러한 방법을 평면 기술(Planar Technology)이라고 합니다.

평면 기술의 이점 중 하나는 이를 Si 웨이퍼 전반에 적용할 수 있다는 것입니다. 이는 동일한 웨이퍼 크기에서 많은 회로 칩을 만들어내어 경제적인 이점을 가져다줍니다.

3.2.1 실리콘의 산화

실리콘의 산화물은 SiO2(이산화규소)입니다. SiO2는 여러 목적으로 사용되는데, 그중 하나는 도펀트를 주입시킬 때 마스크 역할을 하는 것입니다.

단결정 Si 표면 위에 도펀트 Implantation을 하게 되면 Si 결정 사이로 도펀트 원자가 원하지 않는 경로로 빠져나가는 Channeling 효과를 줄일 수 있습니다. 이는 SiO2 막질이 Si 결정보다 더 Amorphous 하기 때문에 가능합니다.

SiO2는 실리콘 MOSFET에 필수적입니다. FET(Field Effect Transistor)를 구현하기 위해 Metal과 Si 사이에 절역막은 필수이며, SiO2가 주로 사용됩니다. 또한, 여러 Layer로 구성된 배선에서 서로 다른 Metal Layer가 붙어서 Short가 나지 않도록 하기 위해 절연막으로도 사용됩니다.

SiO2를 만드는 방법은 크게 건식(Dry)과 습식(Wet)으로 나뉩니다. 건식은 Si에 O2 가스를 사용하고 높은 온도에서 성장시킵니다. 일반적으로 얇은 막을 형성할 때 사용되며, 좋은 품질의 산화물을 생성합니다. 습식은 Si에 O2 대신 H2O를 사용하며, H2O가 O2보다 빠르게 SiO2를 통과하고 확산되므로 두꺼운 산화물을 형성할 때 주로 사용됩니다. 습식 방식은 더 빠른 산화물 생성을 가능케 하며, 산화는 일반적인 증착(Deposition)과는 달리 Si와 반응하여 성장하므로 Si 표면을 어느 정도 소모합니다.

3.3.1 포토리소그래피 (Photolithography)

포토리소그래피는 반도체 구조물을 만들기 위한 핵심 공정 중 하나로서, 쌓고(Deposition) 깎는(Etching) 과정을 반복합니다. 이 과정에서 얻은 원하는 패턴을 만들기 위해서는 선택적으로 깎아야 하는데, 포토리소그래피는 빛을 이용하여 빛을 받은 부분을 깎거나, 안 받은 부분을 깎을 수 있게 합니다. 이는 사진 인화 방식과 유사합니다.

a. HDMS Coating

• 먼저, HDMS를 Spit Coater로 균일하게 발라줍니다. Spin Coater를 사용하여 Si 웨이퍼를 고정하고 액체를 도포한 후 웨이퍼를 회전시켜 액체를 균일하게 퍼뜨립니다.
• HDMS는 Si의 표면을 소수성으로 만들어주어 소수성인 포토레지스트와의 접착력을 향상합니다.

b. Spin Coat (PR)

• 포토레지스트는 폴리머로, 빛에 반응하여 선택적으로 남을 수 있는 물질입니다. PR은 폴리머, 감광 물질, 용매로 구성되어 있습니다.
• HDMS 코팅 후 동일하게 포토레지스트(PR)를 Spin Coater로 코팅합니다.

c. Soft Bake

• 다음으로, 90도 정도에서 Baking을 하여 고체 폴리머만 남도록 용매를 날려줍니다.

d. Exposure

• 그 후, 빛을 광 마스크(Photo Mask)를 통해 PR에 쏴주어 패턴을 만듭니다(노광). Photo Mask는 빛이 투과되는 부분과 그렇지 않은 부분을 만들어 원하는 패턴에만 빛이 쏴지도록 합니다.
• 노광 후, 빛을 받은 PR 부분은 감광제 물질로 인해 화학 작용이 변경됩니다.

e. Develop

• (Positive 기준으로) 빛을 받은 포토레지스터 부분은 현상액(Developer)을 통해 씻겨나갑니다.

f. Hard Bake

• 현상 후, Bake를 통해 남은 용매를 날려주고 PR을 단단하게 합니다.
• 원하지 않는 막을 제거하기 위해 노출된 PR 막 위에 용액(Etchant)나 Dry Etch를 사용하여 제거합니다.

g. Strip

• 패턴화 된 PR 사이로 충분한 막이 제거되었다면, 불 필요한 PR을 제거(strip)합니다. Strip은 화학 용액을 사용하여 제거하거나, 산소 플라스마나 UV 오존 시스템을 사용하여 물리적으로 Ashing 하는 방법이 있습니다.

3.3.2 습식 리소그래피 (Immersion Lithography)

반도체 미세화에 따라 포토리소그래피의 Resolution을 높이기 위해 습식 리소그래피가 도입되었습니다. Resolution은 패턴을 얼마나 작게 만들 수 있는 능력을 나타내며 파장(λ)에 반비례하고 Numerical Aperture(NA)에 반비례합니다. 여기에서는 습식 리소그래피의 원리와 이점에 대해 설명하겠습니다.

1. Resolution과 NA:
   • Resolution은 λ/NA로 표현되며, λ는 빛의 파장을 나타냅니다.
   • Numerical Aperture (NA)는 렌즈의 크기에 관련된 파라미터로서, NA가 높을수록 더 낮은 파장에서 더 높은 Resolution을 달성할 수 있습니다.
   • 공정에 사용되는 고정 NA는 공정 상수 k1과 λ에 비례합니다 

     

2. Depth of Focus (DOF):
   • Depth of Focus (DOF)는 초점 거리에 영향을 미치는 파라미터로, 렌즈의 초점을 얼마나 유지할 수 있는지를 나타냅니다.
   • DOF는 λ에 비례하고 NA^2에 반비례합니다. 즉, DOF가 높으면 렌즈의 초점을 유지하기 쉬워집니다.

     

3. NA를 높이는 방법:
   • NA를 향상해 Resolution을 향상하는 방법 중 하나는 굴절률(n)을 활용하는 것입니다.
   • 공기의 굴절률은 1이고, 물의 굴절률은 1.43입니다. 물은 공기보다 굴절률이 높기 때문에 렌즈와 마스크 사이에 물을 채우면 굴절률이 증가합니다.
   • 높아진 굴절률은 더 작은 λ를 사용하여 더 작은 Resolution을 가능케 하며, 이 방식을 습식 리소그래피라고 합니다.
4. 습식 리소그래피의 장점:
   • 습식 리소그래피를 사용하면 렌즈와 마스크 사이에 물을 채우어 굴절률을 높이는 것으로써 고해상도를 달성할 수 있습니다.
   • 공기보다 굴절률이 높은 물을 사용하면 더 작은 λ에서 고해상도를 유지할 수 있어, 미세한 패턴을 높은 품질로 제작할 수 있습니다.

3.3.3 전자 리소그래피 (Electron Beam Lithography)

전자 현미경의 해상도가 광학 현미경보다 뛰어나기 때문에 포토리소그래피보다 높은 해상도를 갖습니다. 전자 레지스트에 전자 빔을 조사하여 레지스트를 감광시키고, 패턴을 형성합니다. 하지만 전자 리소그래피는 일일이 전자를 쏴줘야 하기 때문에 Throughput이 떨어지는 단점이 있습니다.

3.3.4 나노임프린트(Nanoimprint)

나노임프린트는 고해상도의 광학 및 전자 리소그래피의 높은 비용을 극복하기 위한 방법 중 하나입니다. 패턴화 된 도장에 레지스트를 찍어내어 반복적으로 사용할 수 있습니다. 일부 고밀도 및 정밀한 애플리케이션에서 사용되며, 저렴한 제작 비용으로 높은 해상도를 달성할 수 있습니다.

3.4.1 에칭 (Etching)

에칭은 포토리소그래피를 사용하여 만든 패턴대로 막질을 깎는 작업으로, 반도체 제조 공정에서 중요한 단계 중 하나입니다. 에칭은 등방성(Isotropic) 에칭과 이방성(Anisotropic) 에칭으로 나뉘며, 각각 다른 특성을 가지고 있습니다.

1. Wet Etch (습식 에칭):

Wet Etch에서는 용액을 사용하여 화학적이나 물리적으로 에칭이 이루어집니다.
예를 들어, SiO2를 깎을 때는 HF (Hydrogen Fluoride)가 사용되며, 이것은 등방성 에칭입니다.
등방성 에칭은 모든 방향으로 동일하게 깎이기 때문에, 원하는 패턴을 만들 때 유용합니다.

2. Dry Etch (드라이 에칭):Dry Etching은 플라즈마 상태에서 발생하는 이온, 전자, 원자, 라디컬이 포토레지스트와 노출된 SiO2와 화학적으로 반응하여 에칭이 이루어집니다.
드라이 에칭은 이방성 에칭이므로 특정 방향으로만 깎입니다.
이것은 등방성 에칭과 달리, 좀 더 정교한 패턴을 형성할 수 있게 합니다.

3. End Point Detector (EPD):
에칭의 적절한 정지 시점을 파악하는 데 중요한 역할을 하는 장치가 EPD입니다.
EPD는 에칭 중 발생하는 잔여물의 파장을 검출하여 에칭이 완료된 시점을 감지합니다.
에칭이 과하게 되면 불필요한 막질이 제거되어 회로의 손상이 발생할 수 있습니다.

4. Plasma Damage와 안테나 효과:
드라이 에칭에서는 플라즈마를 사용하므로 Plasma Damage에 주의해야 합니다.
Plasma 상태에서 발생하는 이온들은 전도체에 충전을 유발할 수 있습니다.
충전이 과도하면 얇은 산화물 사이에 높은 전압이 발생하여 산화물이 Break Down될 수 있습니다.
안테나 효과는 큰 전하들이 큰 전도체를 통해 얇은 산화물을 Break Down시키는 현상을 나타냅니다.

에칭은 반도체 제조에서 필수적인 단계이며, 정확한 제어가 요구되므로 공정 과정에서의 감시와 조절이 중요합니다.

3.5.1 이온 주입 (Ion Implantation)

이온 주입은 고도로 정밀한 반도체 제조 공정 중 하나로서 Dopant 이온 원자를 높은 에너지로 가속하여 반도체 기판에 주입하는 과정입니다. 이로써 소자의 전기적 특성을 정확하게 제어할 수 있습니다.

1. 이온 주입 원리:
Dopant 이온은 높은 에너지로 가속된 후 Si 표면에 충돌하여 Si 격자에 삽입됩니다. 주입된 이온은 Si 원자의 격자 자리를 대체하며, 이는 반도체의 전기 특성을 결정하는 데 활용됩니다. 모든 이온이 Si 격자에 위치하지는 않으며, 어닐(Anneal) 열처리로 손상을 회복하고 Dopant를 활성화합니다.

2. Dopant 활성화:
Dopant를 활성화시키기 위해 어닐(Anneal) 열처리를 진행합니다.활성화된 Dopant는 Donor 또는 Acceptor로 작용하여 반도체의 전기적 특성을 형성합니다.

3. 이온 주입 특징:
이온 농도는 가우시안 분포를 따르며, Dose(이온 양)와 Energy(에너지)는 주입 깊이를 결정합니다.주입 과정에서 웨이퍼 차징을 중성화시키기 위해 전자를 주입할 수 있습니다.

4. 채널링 효과(Channeling Effect):
결정 방향에 따라 이온 주입 깊이가 달라지는 채널링 효과가 발생할 수 있습니다.이를 줄이기 위해 주입 각도를 Tilting하거나 Amorphous한 Oxide 막을 사용합니다.

5. 그림자 효과(Shadow Effect):
패턴이 형성된 포토레지스트(PR)로 인해 발생하는 그림자 효과는 주입이 이뤄지지 않는 영역을 의미합니다.이를 해결하기 위해 주입 각도를 조절하여 그림자 부분까지 이온 주입을 진행합니다.

이온 주입은 반도체 소자의 정밀한 특성 제어를 위한 중요한 단계로, 정밀한 제어와 감시가 필수적입니다.

3.6.1 도펀트 확산 (Dopant Diffusion)

1. 도펀트 주입 방법:
도펀트를 실리콘(Si)에 효과적으로 주입하는 주요 방법은 이온 임플랜테이션을 통한 과정입니다. 때로는 Dopant를 더 깊게 밀어넣어야 할 필요가 있으며, 이때 사용되는 방법이 확산(Diffusion)입니다.

2. 확산 기본 원리:
Dopant를 주입한 후 Anneal(열처리)을 통해 확산을 진행합니다. Anneal로 인해 Dopant가 Si 격자 내에서 이동하며, 원하지 않는 깊이까지 확산될 수 있습니다. 확산 층의 두께는 Junction Depth로 표현되며, 이는 Dopant가 효과적으로 표면으로부터 얼마나 깊이 들어갔는지를 나타냅니다.

3. 확산 특징:
확산된 Dopant의 농도는 가우시안 분포를 따릅니다. 확산 비율은 온도가 증가함에 따라 증가하며, 일반적으로 900°C~1200°C 범위에서 이루어집니다. Dopant 확산은 Predeposition(소스 공급)과 Drive In(확산 진행) 단계로 나뉘어집니다.

4. Dopant 확산 온도 조절:
상온에서는 Dopant의 확산이 미미합니다. 고성능 소자에서는 얕은 확산이 필요하며, 이를 위해 높은 온도에서의 확산이 요구됩니다. Furnace Annealing은 일반적인 방법이지만, 낮은 온도에서는 시간이 오래 걸리고, Boron 같은 가벼운 Dopant의 경우 과도한 확산이 발생할 수 있습니다.

5. 온도 관련 문제와 해결책:
고온에서의 격자 손상은 빠르게 진행되나 손상이 어닐링되면 확산이 감소합니다.이러한 현상을 TED(Transient Enhanced Diffusion)이라고 합니다. 이 문제를 해결하기 위해 높은 온도에서 짧은 시간 동안 확산을 진행하는 방법이 제안되었습니다. Rapid Thermal Annealing(RTA) 및 레이저 펄스를 사용한 Laser Annealing이 빠른 열 전달과 높은 효율성으로 알려져 있습니다.

도펀트 확산은 반도체 소자의 특성을 높이기 위한 효과적인 단계로서, 온도와 시간을 효과적으로 관리하는 것이 중요합니다.

3.7.1 결정

고체 물질은 단결정(Crystalline), 다결정(Polycrystalline), 또는 비정질(Amorphous) 형태로 존재할 수 있습니다. 단결정은 완벽한 주기적 구조를 가지며, 다결정은 여러 부분적인 단결정인 Grain들이 모여 형성됩니다. 각 Grain은 10~10,000nm 크기를 가지며, 높은 온도에서 증착된 금속 박막과 Si 필름은 다결정에 속합니다. 또한, 다결정과 단결정 Si은 전기적 특성에서 유사합니다. 비정질 물질은 원자들이 정렬되어 있지 않으며, 낮은 온도에서 증착된 SiO2, SiN 그리고 Si는 이 범주에 속합니다. 비정질 및 다결정 Si의 이동도는 단결정 Si에 비해 낮습니다.

3.7.2 Sputtering

Sputtering은 PVD(Physical Vapor Deposition)의 한 형태로, 물리적으로 증착하는 과정입니다. 이 과정은 플라스마 상태에서 진행되며, Ar(Argon) 환경의 Chamber에서 진공이 형성된 후 일정 전압이 가해지면 플라스마 상태가 됩니다. 플라즈마 상태에서 Ar은 자유 전자와 이온이 생성되며, Ar 이온은 음의 전위로 가해진 Target으로 향해 이동하면서 Target 원자를 튕겨내어 Si 웨이퍼에 충돌시켜 증착됩니다. 도체의 경우 DC 전압을 사용하지만 절연막의 경우 RF 전압을 사용해야 합니다.

3.7.3 CVD(Chemical Vapor Deposition)

Sputtering은 방향성이 있어 수평 및 수직 표면에 대한 증착이 좋지 않지만, CVD를 활용하면 Conformal하게 증착할 수 있어 Step Coverage가 향상됩니다. CVD는 기체 성분을 이용하여 화합물이 분해되거나 기체 성분 간에 반응을 일으켜 증착하는 과정으로, 높은 온도에서 진행될수록 막 품질이 향상되는 경향이 있습니다. 온도를 높일 수 없는 경우에는 압력을 낮추는 LPCVD(Low Pressure CVD) 또는 플라즈마를 이용한 PECVD(Plasma Enhanced CVD) 등이 사용됩니다.

3.7.4 Epitaxy

Epitaxy는 단결정 위에 동일한 구조의 박막을 성장시키는 과정입니다. 단결정 기판 표면에 고온에서 동일한 구조를 가진 소스를 공급하여 표면에 도착한 원자가 결정 격자 패턴을 따라 확장되도록 합니다. 이로써 단결정 위에서만 성장하기 때문에 산화막 Pattern을 이용하여 선택적 Epitaxy 과정을 수행할 수 있습니다.

3.8.1 상호 연결

반도체 소자는 상호 연결되어야 하며, 이는 금속선을 통해 이루어집니다. 전압, 전류의 공급 또는 전기 신호 전달을 위해 금속선을 연결하는 프로세스를 Metalization이라고 합니다. 반도체 Chip 기술의 발전으로 일반적으로는 다층 금속 구조가 사용됩니다.

인접한 금속층은 서로 단락이 나지 않도록 유전체 층에 의해 분리되어 있습니다. 금속화된 금속은 초기에는 주로 알루미늄(Al)이 사용되었습니다. 알루미늄은 높은 비저항을 가지지만, 전자이동 현상(Electromigration)에 의한 신뢰성 문제가 있습니다. 알루미늄 원자들이 전기장 방향으로 이동하면서 발생하는 Void나 Hillock과 같은 결함으로 인해 금속선의 저항이 증가하거나 끊어질 수 있습니다.

이에 대한 대안으로 구리(Cu)가 도입되었습니다. 구리는 알루미늄보다 Electromigration에 대한 신뢰성이 우수하며 낮은 저항을 갖습니다. 구리는 도금 및 화학 기상증착(CVD)으로 증착될 수 있으며, Dry Etching이 어려워 Damascene 공정에 사용됩니다.

Damascene 공정은 Photolithography로 Pattern을 형성하고, 그 위에 구리를 증착한 후 CMP 공정으로 폴리싱하여 패턴된 구리를 만듭니다. 구리는 유전체에서 빠르게 확산하므로 TiN과 같은 물질이 유전체 사이에 증착됩니다. 금속층 간에 있는 유전체는 일반적으로 SiO2가 사용되지만, 유전률이 낮은 저유전체(low-k) 물질이 사용될 수 있습니다.

유전 상수 k가 낮아야 Capacitance가 작아지며, Capacitance가 높으면 RC Delay를 증가시켜 회로 속도를 감소시키고, 전력 소모를 높이며, 이웃하는 도체 선 간의 간섭을 일으킬 수 있습니다. 이러한 Metal Line 및 Metal Contact을 만드는 프로세스를 Back End Process라고 합니다.

3.9.1 테스팅, 조립 그리고 검정

반도체 공정이 마무리되면 제품이 양산에 적합한지, 그리고 정상 작동하는지 확인하기 위해 전기적 테스트가 수행됩니다. 이를 Electrical Die Sorting(EDS)이라고 합니다.

테스트를 통과하지 못한 칩은 표시가 되어 조립되지 않습니다. EDS를 통과한 칩들은 Sawing(절단)되어 플라스틱이나 세라믹 패키지로 조립되거나, 직접적으로 회로 보드에 부착될 수 있습니다. 단일 칩으로 사용되는 경우도 있지만 대부분은 멀티 칩으로 Stacking되기도 합니다.

칩과 패키지 간의 전기적 연결은 주로 자동화된 Wire Bonding이나 Solder Bump를 사용하여 이루어집니다. Wire Bonding은 Wire를 사용하여 패키지와 칩을 연결하는 방식이며, Solder Bump는 Wire 대신에 칩과 패키지의 금속 패드를 정렬하여 연결하는 방식입니다.

칩이 Multi Stacking될수록 많은 Wire가 필요하고, Wire가 길어질수록 전기 저항이 증가합니다. 반면, Solder Bump는 칩과 패키지를 직접 연결하므로 Wire보다 전기적 저항 면에서 우수하며, 공간 활용도도 높습니다.

패키지 조립 후 제품이 출하되기 전에 추가적인 테스팅이 진행됩니다. 제품의 신뢰성은 오랜 기간에 걸친 수명 테스트와 수천 개의 생산 샘플에 대한 검증(Qualification) 과정을 통해 입증됩니다.

1.1.1 실리콘 결정 구조

 실리콘(Silicon, Si)은 반도체 소자에서 흔히 사용되는 물질입니다. 반도체는 전도체와 부도체로 나뉘며, 실리콘은 에너지 밴드(Energy Band)에서 적절한 밴드 갭(Band Gap)을 가지고 있어 도체와 부도체로 조절할 수 있는 특징을 갖추고 있습니다.

 이를 위해서는 원자의 최외곽 전자가 4개여야 합니다. 실리콘뿐만 아니라 게르마늄(Ge), 화합물인 갈리움비소(GaAs) 등도 해당합니다. 그러나 실리콘은 모래로부터 생산하기도 용이하여 저렴하게 구할 수 있어 대표적으로 사용됩니다. 또한, SiO2와 같이 우수하고 쉽게 만들 수 있는 산화막을 형성할 수 있습니다. 

 실리콘은 다이아몬드 구조를 가지며, 결정 구조는 Si이 서로 엉겨 붙어 3차원 구조를 형성합니다. 이때의 주기적인 구조의 기본 단위를 Unit Cell이라 하며, 해당 단위의 길이는 5.24Å입니다. (1Å = 10^(-10) m)

1.1.2 방향성을 나타내는 Miller Index

결정 구조의 방향을 나타내기 위해서는 Miller Index가 사용됩니다. (abc) 안에 있는 숫자가 Miller Index이고, (###)은 면을, [###]은 면에 수직 한 결정 방향을 나타냅니다.

 여기서 a, b, c의 값은 각각 1/a, 1/b, 1/c와 x, y, z 축과 교차하는 값을 의미합니다. (100)은 x축과 1번 교차하며 y, z 축과는 무한대로 교차하지 않는 면을 나타냅니다. 반면에 (111)은 x, y, z 축과 각각 1번 교차하는 면입니다.

이러한 방향성은 특히 Miller Index를 통해 구분되며, 일반적으로 '일빵빵' 또는 '일일빵'과 같이 표현됩니다. 주로 일빵빵을 사용하긴 하지만 특정 특성에 따라 다른 면도 사용되곤 합니다.

1.2.1 전자와 정공의 결합 모델

 Si 원자는 주변에 4개의 근접한 이웃 Si 원자들로 둘러싸여 있습니다. Si의 최외각 전자 중 하나는 이웃한 Si 최외곽 전자와 공유 결합을 형성합니다. 이 구조가 계속 반복되면 남는 전자, 즉 자유 전자가 없다는 가정하에도, 상온에서는 열 에너지의 영향으로 공유 전자 일부가 자유 전자가 될 수 있습니다.

 자유 전자가 격자 사이에서 자유롭게 이동하면 전도가 발생하여 전류를 운반할 수 있습니다. 격자에서 벗어난 전자가 남으면 빈자리가 생기는데, 이를 정공(Hole)이라고 부릅니다. 자유 전자는 격자 사이로 움직이거나 빈 공간으로 움직일 수 있습니다. 이를 빈 공간의 구멍이 이동하는 것으로 생각하면, Hole은 양의 전하를 가진 전자와 같은 Carrier로 간주됩니다.

한 개의 공유 결합된 전자를 자유롭게 만들기 위해서는 1.1eV의 에너지가 필요합니다.

1.2.2 도너와 억셉터 (Donor and Acceptor)

 상온에서는 전자와 정공의 농도가 상대적으로 적습니다. 상온에서 캐리어(전자, 정공)를 더 많이 만들기 위해 불순물을 도핑(Doping)하여 넣습니다. 도핑에 사용되는 물질에 따라 전자나 정공의 양이 증가합니다.

 As(Arsenic)은 최외각 전자가 5개인 원소로, Si보다 하나 더 많은 전자를 가지고 있습니다.As 도핑을 하면 자유 전자가 추가로 생기며, 이는 Si 원자의 자리에 As가 들어가서 주변 Si 최외곽 전자와 공유 결합을 형성하고 남은 전자가 높은 농도의 자유 전자가 됩니다. 전자를 제공하는 As를 Donor라고 하며, Majority Carrier는 전자, Minority Carrier는 정공이 되어 N type 반도체로 분류됩니다.

 Si보다 하나 적은 최외각 전자를 가진 B(Boron)을 도핑하면 Hole이 추가로 발생합니다. B를 Acceptor라고 하며, Hole이 Majority Carrier가 되어 P type 반도체로 분류됩니다. As 도핑을 하면 이온화 에너지는 1.1eV에서 50 meV로 줄어들어 상온에서 Carrier 농도가 증가합니다.

1.3.1 에너지 밴드

  Si 결정 내에서 최외곽 전자들은 동일한 에너지 준위에 존재할 수 없습니다. 이는 파울리 베타 법칙에 기인합니다. 파울리의 베타 법칙은 두 개 이상의 전자가 동일한 상태를 공유할 수 없다는 원리를 나타냅니다.

 Si 결정 내에서 Si 원자가 많이 근접하게 위치하고 있기 때문에 많은 전자들도 서로 근접하게 되며, 동일한 에너지 준위에서 공존할 수 없는 상태들이 모여 밴드 형태로 형성됩니다. 이 Band의 가운데를 Band Gap, 위 쪽 Band를 Conduction Band, 아래쪽 Band를 Valence Band로 지칭합니다. Valence Band에는 절대 온도 기준으로 전자가 가득 차 있으며, 전류가 흐르려면 Valence Band의 전자들이 Conduction Band로 이동해야 합니다. Band Gap의 크기에 따라 전류의 흐름이 결정되며, 이 값이 작을수록 전류 흐름이 쉽고, 클수록 어려워집니다.

 Si의 Energy Band Gap은 1.1eV이며, 최외곽 전자가 격자를 벗어나 자유 전자가 되기 위한 이온화 에너지는 1.1eV입니다.

SiO2는 9.0eV, SiN은 5.5eV의 Energy Band Gap을 가집니다. 도핑을 통해 이온화 에너지가 감소하면, Donor Energy Level (Ed)과 Acceptor Energy Level (Ea)이 생깁니다. 도핑을 통해 Ed와 Ea의 값이 각각 Ec와 Ev의 차이보다 작아지면, Carrier(전자, 정공)의 이온화가 더 쉬워지게 됩니다. 이로써 Si 결정 내에서의 Carrier 생성 및 전류 흐름이 상온에서도 활발히 일어나게 됩니다.

1.4.1 도체, 반도체, 절연체 (Conductor, Semiconductor, Insulator)

 EBD(Energy Band Diagram)를 활용하여 반도체, 절연체, 그리고 도체의 차이점을 살펴볼 수 있습니다.

Eg는 Conduction Band (Ec)와 Valence Band (Ev)를 분리하는 에너지를 나타냅니다.

• 절연체(Insulator):
  • Eg가 매우 크기 때문에 Valence Band의 전자들이 Conduction Band로 이동하기 어렵습니다.
  • 전류 전도에 기여하지 않습니다.
  • 보통 4eV 이상의 큰 Eg를 가지며, 다이아몬드와 같이 6eV 이상인 물질도 절연체 특성을 보일 수 있습니다.
• 반도체(Semiconductor):
  • Eg가 적당히 작아서 적당한 에너지가 가해지면 전자가 Conduction Band로 이동하여 전류 전도에 기여할 수 있습니다.
  • Eg의 크기에 따라서도체나 절연체의 특성을 나타냅니다.
• 도체(Conductor):
  • Eg가 아주 작고, Conduction Band에 전자가 어느 정도 채워져 있는 경우입니다.
  • 외부 에너지의 가해 없이도 전류가 자유롭게 흐릅니다.

이러한 특성에 따라 반도체는 Eg의 크기에 따라 도체로도, 절연체로도 동작할 수 있는 유연성을 갖고 있습니다

1.5.1 전자 및 정공

 전자(electron)는 대부분 Valence Band에 위치한 전자들 중에서 발생합니다. 전자는 Valence Band에서 Conduction Band로 전이하여 전류를 생성하는데 사용됩니다. 이는 전자를 Valence Band에 있던 전자가 아닌, 전도가 가능한 전자로 가정한다는 것을 의미합니다.

정공(hole)은 Valence Band에 있는 전자의 결여된 상태입니다. 전자가 Valence Band를 떠나면 해당 위치에는 정공이 생성되며, 정공은 양전하를 가진 입자로서 전자의 반대로 +q 전하를 운반합니다.

 EBD(Energy Band Diagram)에서 높은 위치는 전자의 높은 에너지를 나타냅니다. 전도되는 전자의 최소 에너지는 Conduction Band의 최소 에너지(Ec)이며, Ec보다 큰 모든 에너지는 전자의 운동 에너지로 간주됩니다. 이 운동 에너지는 전자가 전기장 내에서 가속되고 결정 내 격자나 결함들과 충돌하면서 에너지를 소모합니다. 정공의 위치가 낮을수록 에너지가 높아지며, Valence Band의 최소 에너지는 Ev입니다.

1.5.2 유효 질량

 전자와 정공의 운동을 묘사하기 위해서는 유효 질량(effective mass)를 이해해야 합니다. 결정 내에 있는 전자들은 주변 전하에 의해 영향을 받기 때문에 자유 전자 질량과는 다를 수 있습니다. 유효 질량을 구하는 방법으로는 슈뢰딩거 파동 방정식을 활용하거나 Cyclotron resonance 기법을 통해 실험 값을 얻을 수 있습니다. 이러한 실측 및 계산된 유효질량은 특정한 물질에 대한 Table을 참고하여 확인할 수 있습니다.

1.6.1 상태 밀도

 상태 밀도(Density of State)는 전자와 정공의 농도를 계산하기 위한 중요한 개념입니다. 전자는 불확실성의 원리로 인해 에너지와 위치를 동시에 정확히 알 수 없으므로, 확률적인 계산을 통해 전자의 농도를 파악합니다. 모든 가능한 상태의 확률을 곱하면 원하는 경우의 수가 나오는 것처럼, 전자가 존재할 수 있는 모든 에너지 상태의 확률을 곱하여 농도를 구할 수 있습니다.

한 상태는 파울리 베타 법칙에 따라 전자가 그 상태에 있거나 없거나 둘 중 하나입니다. 상태 밀도를 계산하는 방법은 주어진 에너지 범위 내의 상태 수를 해당 에너지와 부피로 나누는 것입니다.

Conduction Band의 상태 밀도(Dc)와 Valence Band의 상태 밀도(Dv)가 있습니다. Dc와 Dv는 각각 (E-Ec)^(1/2) 및 (Ev-E)^(1/2)에 비례하며, 이는 상태 밀도를 정의하는 데 사용됩니다.

상태 밀도를 통해 물질 내에서 전자와 정공의 확률적인 위치와 에너지에 대한 정보를 얻을 수 있습니다.

1.7.1 열적 평형 상태

 열적 평형 상태는 전자의 존재 확률을 이해하기 위한 기본 개념으로, 진동하는 탁자 위에 쌓인 접시의 예를 들어 설명할 수 있습니다. 탁자가 진동하면 모레도 진동하여 고르게 평탄한 표면이 형성되는데, 이 표면 상태는 외부 선동(agitation)에서부터 최소 에너지 상태로 평형 상태로 정의됩니다.

1.7.2 페르미 레벨

 전자가 특정 에너지 상태에 존재할 확률은 페르미-디락 분포를 통해 알 수 있습니다. 페르미-디락 분포의 f(E)는 에너지 상태 E가 전자에 의해 점유될 확률을 나타냅니다. 에너지 E가 충분히 크다면 (E - Ef >> kT, Ef: 페르미 레벨, k: 볼츠만 상수, T: 온도), 그 상태가 전자에 의해 점유될 확률은 E가 증가함에 따라 지수 함수적으로 감소합니다.

 

 간단히 말해, 높은 에너지 대역에는 전자가 적고 낮은 에너지 대역에는 전자가 많습니다. 즉, Conduction Band 위에는 전자가 별로 없고 Valence Band에는 전자가 많다는 의미입니다. f(E)는 전자가 존재할 확률을 나타내며, Ef(페르미 레벨)는 전자가 존재할 확률의 1/2가 되는 에너지 준위입니다.

 

 이러한 이유로 열적 평형 상태에서는 단 하나의 페르미 레벨만 존재하며, 이 개념은 Energy Band Diagram을 그릴 때 매우 중요한 역할을 합니다. 열적 평형 상태가 없으면 모델링에 고려해야 할 사항이 많아지기 때문에 이 개념은 모델링을 간소화하기 위해 도입된 것으로 이해할 수 있습니다.

 

 

 

1.8.1 전자와 정공의 농도

 전자의 농도를 구하기 위해서는 전자가 존재할 확률인 Fermi-Dirac 확률 분포와 전자가 존재할 모든 에너지 상태의 수인 Density of State를 곱하고 에너지 범위만큼 적분하면 됩니다. 정공의 농도는 1에서 전자가 존재할 확률을 빼고, 이를 전자와 동일하게 Density of State와 에너지 대역만큼 적분하여 구합니다. 전자는 Ec부터 무한대까지 적분하고, 정공은 가전자 대역 바닥에서부터 Ev까지 적분하면 됩니다.

 

 이렇게 적분하여 얻는 값은 Nc * exp 및 Nv * exp로 나타나며, Nc와 Nv는 유효 상태 밀도 (Effective Density of States)를 나타냅니다. 유효 상태 밀도는 E=Ec일 때의 전자 농도와 E=Ev일 때의 정공 농도를 나타냅니다. Si의 Nc와 Nv는 각각 10^19 cm^-3 정도이며, 유효 질량에 따라 다릅니다.

	Ge	Si	GaAs
Nc [〖cm〗^(-3)]	1.04 × 10^19	2.8 × 10^19	4.7 × 10^17
Nv [〖cm〗^(-3)]	6.0 × 10^18	1.04 × 10^19	7.0 × 10^18

Table1. Effective Density Of States 

 

1.8.2 페르미 준위와 캐리어 농도

 전자의 농도가 높아질수록 Fermi Level (Ef)는 Ec에 가까워지며, 정공의 농도가 높아질수록 Ef는 Ev에 가까워집니다. 또한, 온도가 높아질수록 Ef는 진성 Si의 Ef에 가까워집니다. 열적 평형 상태에서는 전자와 정공의 농도의 곱이 일정하며, 이를 np = ni^2 (mass action law)로 나타냅니다.

 

 이 관계는 E-Ef >> kT 조건에서만 성립하며 (Boltzmann Approximation), 불순물이 주입되지 않은 진성 Si에서 생성되는 전자와 정공의 수는 동일합니다. 이를 진성 (Intrinsic) Si라 하며, n = p = ni가 성립합니다. Si의 ni는 약 10^10 개 정도입니다. N 타입 반도체에서는 전자를 Majority Carrier, 정공을 Minority Carrier로 지칭하고, P 타입은 N 타입의 반대 개념입니다.

 

 

1.9 n과 p의 일반적 이론

Donor와 Acceptor의 에너지 준위를 각각 Ed와 Ea로 지칭합니다. 일반적으로 Ed는 Fermi Level (Ef) 위에 위치하면 거의 모든 Donor 원자들이 이온화된 상태입니다. Ef는 전자가 존재할 확률을 나타내기 때문에 Ed가 Ef에 위치하면 Donor의 전자들은 대부분 비어있다고 볼 수 있습니다. 이는 Donor 원자의 여분 전자들이 소멸했다고 생각할 수 있습니다.

 

N type 반도체에 Doping을 하고 Dopant를 거의 이온화시키기 위해서는 이온화 에너지가 Fermi Level보다 높게 위치하면 됩니다. P type은 반대로 Ea가 Ef보다 낮은 에너지 준위를 가집니다 (Valence Band와 가까움).

 

반도체 내에는 네 가지 종류의 전하를 띤 입자가 존재합니다. 전자(n), 정공(p), Donor 양이온(Nd), Acceptor 음이온(Na)입니다. N type과 P type을 구별하기 위해서는 Nd - Na가 진성 반도체에서의 캐리어 농도 ni (약 10^10 cm^-3) 보다 많으면 N type, 적으면 P type입니다. N type의 경우 Nd가 Na보다 많아야 하며, P type의 경우 Na가 Nd보다 많아야 합니다.

 

따라서 Donor와 Acceptor 이온의 양을 조절하여 P type에서 N type으로 바꿀 수 있으며, 이를 Dopant Compensation이라고 합니다.

 

> N type의 경우 다음과 같은 관계가 성립 (Nd >> Na)

 

> P type의 경우 다음과 같은 관계가 성립 (Na >> Nd)

 

1.10 극고온과 극저온에서의 캐리어 농도

매우 높은 온도에서는 intrinsic carrier 농도 ni가 증가하여 도핑된 캐리어 농도를 능가할 정도가 됩니다. 이러한 상황에서는 도핑에 의한 케리어 농도를 조절할 수 없게 되며, 열 에너지에 의해 생성된 정공과 전자에 의해서만 캐리어 농도가 결정됩니다. 결국 매우 높은 온도에서는 반도체가 도핑되었음에도 불구하고 진성 반도체(Intrinsic)가 됩니다.

 

반면에 매우 낮은 온도에서는 Fermi Level (Ef)이 Donor의 에너지 준위 (Ed) 보다 높아집니다. 이로 인해 Donor 원자들이 이온화되지 않은 채로 남아있게 됩니다. 도핑에 의한 추가 전자가 Donor 원자에 결합하여 이들은 캐리어 역할을 하지 않습니다. 이러한 상태를 동결(freeze out)이라고 합니다.